書誌番号	0000047652
言語	jpn : 日本語
NACSIS ID	BA42033178
和洋区分	和資料
書名	HDLによるVLSI設計 : VerilogHDLとVHDLによるCPU設計
書名カナ	HDL ニ ヨル VLSI セッケイ : Verilog HDL ト VHDL ニ ヨル CPU セッケイ
著者名	深山正幸 [ほか] 著
出版事項	東京 : 共立出版, 1999.6
形態	vii, 201p ; 24cm
分類	NDC8版 : 549.7 NDC9版 : 549.7 国立国会図書館分類表 : ND386
巻冊次表示	巻書名 ISBN 表示価格 書籍リンク 4320029348 3400円+税
著者名典拠	秋田, 純一 (1970-) 深山, 正幸(1966-) 北川, 章夫(1961-) 鈴木, 正國(1939-)
件名	[個人名以外の件名] : BSH:集積回路||シュウセキカイロ//L [普通件名] : NDLSH:集積回路||シュウセキカイロ//K
注記	参考図書: p[197]-198 その他の著者: 北川章夫, 秋田純一, 鈴木正國

該当件数：1件

	巻書名	所蔵ID	配架場所	請求記号	備考	返却予定日	ステータス	予約数
		10022973	一般	549.7  M			貸出可能	0

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